2013-03-28 14 views

उत्तर

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इन शर्तों की कोई सख्त परिभाषा नहीं है। हालांकि, व्यावहारिक रूप से, संरचनात्मक मॉड्यूल उदाहरणों (विशेष रूप से निचले स्तर के बिल्डिंग ब्लॉक जैसे एंड गेट्स और फ्लिप-फ्लॉप) के लिए एक डिज़ाइन का वर्णन करने का संदर्भ देता है, जबकि व्यवहारalways ब्लॉक का उपयोग करके एक डिज़ाइन का वर्णन करने के लिए संदर्भित करता है।

गेट netlists हमेशा संरचनात्मक कर रहे हैं, और RTL कोड आम तौर पर व्यवहार है। आरटीएल के लिए घड़ी के द्वार और सिंक्रनाइज़र कोशिकाओं के उदाहरण होने के लिए यह आम बात है।

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स्ट्रक्चरल

यहाँ कार्यों ऐसे एक invertor, एक MUX, एक योजक, एक विकोडक, बुनियादी डिजिटल लॉजिक गेट आदि के रूप में बुनियादी घटकों का उपयोग परिभाषित कर रहे हैं .. यह सिर्फ जोड़ने और व्यवस्था करने की तरह है पर उपलब्ध सर्किट के विभिन्न हिस्सों को एक फ़ंक्शन लागू करें।

Behavorial

Verilog में व्यवहार वर्णन एक एल्गोरिथम ढंग से एक डिजाइन के समारोह वर्णन करने के लिए प्रयोग किया जाता है। वेरिलोग में व्यवहारिक मॉडलिंग सी भाषा संरचनाओं के समान संरचनाओं का उपयोग करता है। इसके अलावा, यह 2 उप श्रेणियों में विभाजित है।

  • (क) आउटपुट के लिए डेटा के सतत

काम निरंतर कर रहे हैं। यह स्पष्ट "असाइन" कथन का उपयोग करके या को इसकी घोषणा के दौरान एक तार को आवंटित करके लागू किया जाएगा। इनपुट में कोई भी परिवर्तन असाइन करने के मामले में तुरंत आउटपुट को प्रभावित करेगा। इसलिए उत्पादन के रूप में घोषित किया जाना है wire

  • (ख) प्रक्रियात्मक

यहाँ डेटा कार्य बाहर नहीं किया जाता है लगातार बजाय इसे संवेदनशीलता में निर्दिष्ट विशिष्ट घटनाओं पर होता है सूची। इस प्रकार की मॉडलिंग योजना को "हमेशा" या "प्रारंभिक" जैसी प्रक्रियात्मक ब्लॉक का उपयोग करके कार्यान्वित किया गया है।

यहां, आउटपुट वैरिएबल को reg के रूप में परिभाषित किया जाना चाहिए क्योंकि उन्हें को पिछले मान को रोकना चाहिए जब तक कि निर्दिष्ट असाइनिटीविटी सूची में किसी भी बदलाव के बाद नया असाइनमेंट न हो।

आशा इस मदद करता है :)

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स्ट्रक्चरल Verilog आम तौर पर एक Verilog कोड जो synthesizable है (एक सटीक और सार्थक हार्डवेयर अहसास है) में जाना जाता है और आम तौर पर रजिस्टर स्थानांतरण स्तर (RTL) में लिखा है। दूसरी ओर व्यवहारिक Verilog आमतौर पर एक उच्च स्तर पर एक हार्डवेयर या कार्यक्षमता का एक व्यवहार वर्णन है। व्यवहार कोड को उदाहरण के लिए संश्लेषित करने की आवश्यकता नहीं है उदाहरण के लिए जब आप टाइमकेल द्वारा स्केल किए गए अपने Verilog कोड में देरी को परिभाषित करते हैं, तो सिंथेसाइज़र इसे तब नहीं मानता जब यह आपके कोड को तर्क और हार्डवेयर में अनुवाद कर रहा है, लेकिन इसके बजाय सिमुलेशन उद्देश्यों हैं। संरचनात्मक और व्यवहारिक वीएचडीएल के लिए भी यही है।

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व्यवहारिक तर्क का उपयोग नहीं करता है जो आप उपयोग कर सकते हैं और, या, गेट्स जो पहले से ही verilog में परिभाषित नहीं हैं, जबकि संरचनात्मक उपयोग तर्क द्वार विवरण जहां आप वर्णन करते हैं कि आप एक मॉड्यूल (और/या/नहीं) और वर्णन करें कि यह &/| है/~।

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