रिवर्स बिट क्रम जब मैं ghdl साथ यह संकलन VHDL

Question

पर मैं मुसीबत की तरह

b(0 to 7) <= a(7 downto 0) 

कुछ कर रही है, इसलिए मैं एक आदेश त्रुटि है।

library ieee; 
use ieee.std_logic_1164.all; 
entity reverser is 
    port(
     a: in std_logic_vector(7 downto 0); 
     y: out std_logic_vector(7 downto 0); 
     rev: in std_logic 
     ); 
end reverser; 

architecture rtl of reverser is 
    signal b: std_logic_vector (7 downto 0); 

begin 

    b(7) <= a(0); 
    b(6) <= a(1); 
    b(5) <= a(2); 
    b(4) <= a(3); 
    b(3) <= a(4); 
    b(2) <= a(5); 
    b(1) <= a(6); 
    b(0) <= a(7); 

    y <= b when rev = '1' else a; 

end rtl; 

सुझाव: एक ही रास्ता मैं अपने सर्किट काम करने के लिए मिल गया है निम्नलिखित है? अग्रिम धन्यवाद

Answer 1

इसकी अनुमति नहीं है - वीएचडीएल इतनी दृढ़ता से टाइप किया गया है कि यदि आप बिट ऑर्डर को रिवर्स करना चाहते हैं, तो आपको इसे स्पष्ट रूप से करना होगा।

मानक समाधान एक समारोह का उपयोग करने के लिए है (मैं इस बारे में नहीं किया - Jonathan Bromley did):

function reverse_any_vector (a: in std_logic_vector) 
return std_logic_vector is 
    variable result: std_logic_vector(a'RANGE); 
    alias aa: std_logic_vector(a'REVERSE_RANGE) is a; 
begin 
    for i in aa'RANGE loop 
    result(i) := aa(i); 
    end loop; 
    return result; 
end; -- function reverse_any_vector 

Answer 2

सवाल नीचे ख (0 से 7) < एक = (7 के साथ विशेष रूप से निपटने के लिए कैसे पूछता है 0)। मुझे कारणों से पता नहीं है, लेकिन कभी-कभी यह असाइनमेंट मेरे लिए काम करता है (स्लाइसिंग के बावजूद बाएं से दाएं चीजें निर्दिष्ट करता है) और कभी-कभी यह असाइनमेंट कंपाइलर त्रुटियों को फेंकता है (बेमेल स्लाइसिंग या कुछ)।

सौभाग्य से आपको बेमेल स्लाइसिंग को संभालने के लिए किसी फ़ंक्शन का उपयोग करने की आवश्यकता नहीं है। यदि आपको इस विशिष्ट समस्या के लिए कंपाइलर त्रुटियां मिल रही हैं तो आप बी को असाइन करने के लिए जेनरेट लूप का उपयोग कर सकते हैं।

for i in a'range generate 
    b(i) <= a(i) 
    --when i is 0, you assign a's right-most bit to b's left-most bit 
end generate; 

यह अपने उदाहरण के रूप में मूलतः एक ही unrolled काम करता है, सिर्फ तंग और बड़े पैमाने करने योग्य।

मैंने इस पैटर्न का भी उपयोग किया है जब मेरे पास असाइनमेंट के दायीं तरफ झुका हुआ टुकड़ा है। उदाहरण के लिए:

signal a : std_logic_vector(0 to 7); 
signal b : std_logic_vector(7 downto 0); 
signal c : std_logic_vector(0 to 7); 

... 

for i in a'range generate 
    c(i) <= a(i) xor b(i); 
end generate; 

बराबर है कौन सा करने के लिए:

c(0) <= a(0) xor b(0); 
c(1) <= a(1) xor b(1); 
c(2) <= a(2) xor b(2); 
c(3) <= a(3) xor b(3); 
c(4) <= a(4) xor b(4); 
c(5) <= a(5) xor b(5); 
c(6) <= a(6) xor b(6); 
c(7) <= a(7) xor b(7); 

Answer 3

इस समस्या के लिए कई समाधान कर रहे हैं।

gen: for i in 0 to 7 generate 
    y(i) <= a(i) when rev='0' else a(7-i); 
end generate; 

Answer 4

OUT_PUT (7 0 downto) < = IN_PUT (0 downto 7)

Answer 5

सुझाव: एक संभावना यह पीछा कर रहा है?

अपने उदाहरण निश्चित लंबाई निर्दिष्ट करता है क्योंकि:

architecture rtl of reverser is 
    -- signal b: std_logic_vector (7 downto 0); 

begin 

    -- b(7) <= a(0); 
    -- b(6) <= a(1); 
    -- b(5) <= a(2); 
    -- b(4) <= a(3); 
    -- b(3) <= a(4); 
    -- b(2) <= a(5); 
    -- b(1) <= a(6); 
    -- b(0) <= a(7); 

    -- y <= b when rev = '1' else a; 

    y <= a(0)&a(1)&a(2)&a(3)&a(4)&a(5)&a(6)&a(7) when rev = '1' else a; 

end rtl; 

सिद्धांत जा रहा है कि यह एक समारोह कॉल या पाश बयान की तुलना में कम भूमि के ऊपर होना चाहिए।

Answer 6

सच inverting:

for i in 0 to intermediate_data'left loop 

    inverted_vector(i) <= intermediate_data(intermediate_data'left - i); 

end loop;