मैं दूर करने के लिए कैसे/ओ पोर्ट

Question

मैं abc_d मॉड्यूल का दृष्टांत कोशिश कर रहा हूँ और है मैं नहीं चाहता अपने बंदरगाहों के सभी Verilog मोड में regexp का उपयोग कर घोषणाओं घोषित करने की मैं abc शीर्ष मॉड्यूल में/हे बंदरगाहों के रूप में। मैं ex_out_port को output पोर्ट के रूप में घोषित करने के लिए बाहर करना चाहता हूं।

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 
abc_d u_abc_d(/*AUTOINST*/); 
endmodule 
//Localvariables: 
//verilog-auto-output-ignore-regexp:("ex_out_port") 
//END: 

उम्मीद कोड:

module abc (/*AUTOARG*/ 
/Inputs 
input port1; 
input port2; 
/Outputs 
output port3; 
output port4; 
/*AUTOWIRE*/ 
wire ex_out_port; 

//Instance 
abc_d u_abc_d(/*AUTOINST*/ 
.port1 (port1), 
.port2 (port2), 
.port3 (port3), 
.port4 (port4), 
.ex_out_port (ex_out_port)): 
endmodule 

संबंधित पहले से ही प्रश्नों का उत्तर दिया:

• Using Regular Expressions for Verilog Port Mapping
• using emacs auto's to instansiate a stub module (inputs=0, outputs=[]

Answer 1

आपका verilog-auto-output-ignore-regexp थोड़ा सा है। यह "ex_out_port"

//verilog-auto-output-ignore-regexp: "ex_out_port" 

आसपास कोष्ठक छोड़ने मैं किसी भी कोड उदाहरण प्रलेखन या सवाल जवाब में gnore-regexp को खोजने के लिए सक्षम नहीं था के बाद काम करता है। FYI करें https://www.veripool.org/boards/15/topics/1635-Verilog-mode-Scope-for-AUTO_LISP-

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:: मैं (Verilog-मोड के मालिक) veriloop साइट पर एक मंच में एक उदाहरण मिला आप सख्ती से Verilog -1995 वाक्य रचना के बाद या Verilog-मोड के अप्रचलित संस्करण चला रहे हैं जब तक, आप

module abc(/*AUTOARG*/); 
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
/*AUTOWIRE*/ 

एक एएनएसआई शैली हैडर जो बाद से समर्थित है करने के लिए

Verilog-2001:: परिवर्तन पर विचार कर सकते

module abc(
/*AUTOINPUT*/ 
/*AUTOOUTPUT*/ 
); 
/*AUTOWIRE*/ 

यह कार्यात्मक रूप है और जेनरेट कोड की कम लाइनों के साथ व्यवहारिक रूप से वही।