पोर्ट मैप्स

Question

के साथ आउटपुट बंदरगाहों को अनदेखा कैसे करें अक्सर वीएचडीएल में मुझे लगता है कि एक निश्चित घटक में कई आउटपुट पोर्ट हैं। यानी हमारे उदाहरणों में से एक में हम निम्न घटक दिए गए थे:

COMPONENT eight_bitadder 
    PORT (a, b: in std_logic_vector(7 downto 0); 
     f: in std_logic; 
     C: out std_logic_vector(7 downto 0); 
     o, z: out std_logic); 
END COMPONENT; 

कहाँ z निर्धारित करता है कि परिणाम 0 है, और ओ अतिप्रवाह पर चलाता है।

अब मेरे मामले में मैं इस योजक का उपयोग करना चाहता हूं, हालांकि वास्तविक परिणाम महत्व का नहीं है, बल्कि मैं केवल यह जांचना चाहता हूं कि परिणाम "0" है या नहीं। मैं निश्चित रूप से एक डमी सिग्नल जोड़ सकता हूं और बंदरगाह को इस सिग्नल में स्टोर कर सकता हूं, हालांकि यह अनिवार्य रूप से जटिल लगता है, और संश्लेषण के दौरान अतिरिक्त घटकों को जोड़ सकता है?

Answer 1

जब आप घटक को तुरंत चालू करते हैं तो आप आउटपुट बंदरगाहों को छोड़ सकते हैं जिन्हें आपको खुलेपन की परवाह नहीं है। एकमात्र संकेत जो आप नीचे रखते हैं वह "अतिप्रवाह" है।

संपादित करें: ध्यान दें कि संश्लेषण उपकरण किसी भी आउटपुट को अनुकूलित नहीं करेंगे जिनका उपयोग नहीं किया जा रहा है।

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    c => open, 
    o => overflow, 
    z => open 
    ); 

Answer 2

तुम भी तो ऐसा कुछ करने के लिए एक निर्गम टाई नहीं चुन सकते हैं:

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    o => overflow 
); 

सूचना है कि मैं बस बंदरगाह नक्शे में आउटपुट सी और z शामिल नहीं किया। कुछ इसकी स्पष्टता पर बहस कर सकते हैं (क्योंकि यह स्पष्ट नहीं हो सकता है कि आउटपुट सी और जेड मौजूद है), लेकिन यह केवल आवश्यकतानुसार कोड को कम कर देता है।